第12章: 先端パッケージング — チップレット、TSV、CoWoS
2023〜2024 年、世界中のクラウド事業者が NVIDIA H100 / H200 を奪い合った。
TSMC 4N プロセスの GPU ダイは作れていた。SK hynix の HBM も増産できていた。
それでも GPU は足りなかった。
ボトルネックは、GPU の「外側」 ── すなわち GPU と HBM を 1 つのパッケージに組み立てる工程 だった。
TSMC の CoWoS という、聞き慣れない後工程技術の処理能力が世界の AI 計算量を律速していたのだ。
20 世紀の半導体は前工程（微細化）の戦いだった。21 世紀の半導体は、後工程の戦い にもなった。
本章はその新戦場を解剖する。
12.1 そもそも、なぜ単一チップでは限界か
第 4 章で見たように、半導体の進歩は「1 枚のチップにより多くのトランジスタを詰める」歴史だった。ところが 2020 年代に入り、その方向だけでは行き詰まる 4 つの理由 が同時に効いてきた。
- 歩留まりの壁: チップが大きいほど、欠陥が 1 つでも当たる確率が指数関数的に上がる。良品率がどんどん落ちる。
- レチクル限界: 露光装置が 1 ショットで描ける範囲には物理上限 がある（約 858mm² ≒ 26mm × 33mm）。これより大きなチップは原理的に作れない。
- コスト: 最先端ノードに大きなチップを丸ごと通すと、1 個 1,000 ドル超えが当たり前になる。
- 設計負荷: 機能を 1 チップに全部詰めると検証コストが爆発する。AI 時代は要求仕様の変化も早く、毎回ゼロから巨大チップを起こすのは現実的でない。
そこで業界は 「1 枚を大きくする」のをやめ、「複数の小さなチップを賢く繋ぐ」 方向に舵を切った。
これが チップレット と 先端パッケージング の時代である。
12.2 パッケージング ── チップを「製品」にする最後の工程
そもそもパッケージングとは何か。前工程で作られたシリコンダイは、爪より小さい裸の素子に過ぎない。これを電子機器に載せられる形にするには、
- 外部端子（ピンやハンダボール）を付ける
- 衝撃・湿気から守る封止樹脂で包む
- 熱を逃がす経路を作る
- 必要なら複数のダイを 1 つにまとめる
という工程が必要になる。これがパッケージングだ。
伝統的なパッケージは「1 ダイを 1 パッケージに収める」ものだった。
- DIP: 両側にピンが並ぶ昔ながらの形（CPU 黎明期）
- QFP: 四方にピン
- BGA: 底面にハンダボールを格子状に
- WLCSP: ウェハーレベルで超小型化
現代の最先端は、これを越えて 複数のダイを 1 個のパッケージに混載する ── System in Package (SiP) へと進んだ。本章で扱うのはこの世界だ。
12.3 チップレット ── 小さく作って、後で束ねる
チップレット (Chiplet) とは、文字通り「小さなチップ」。
巨大な単一チップ（モノリシック設計）を、機能ごとに 複数の小さなダイ に分解する。そしてそれを 1 個のパッケージ上に並べ、高速インターコネクトで繋ぐ。
例：AMD EPYC サーバ CPU
- 旧来（モノリシック）: 1 枚の大きなダイに全 CPU コア + I/O + メモリコントローラ
- チップレット版:
・CCD（CPU コアダイ、TSMC 5nm） を複数個
・I/O ダイ（古い 6nm プロセス） を 1 個
・これを基板上で Infinity Fabric で接続
得られたメリットは 4 つ。これは前節 12.1 の 4 つの困りごとに 1 対 1 で答えている：
- 歩留まり改善 ── 小さいダイは欠陥率が低い。不良品を選別して捨てられる。
- コスト最適化 ── 最先端ノードはコアロジックだけに使い、I/O は安い成熟ノードで作れる。
- 大規模化 ── レチクル限界を越えた “実効ダイサイズ” を後から組み立てで実現できる。
- 設計の柔軟性 ── 顧客やバリエーションに応じて構成だけ変えられる。
チップレット時代の合言葉：「全部を 1 ノードで作る必要はない」
最先端ノードはコアロジックだけに使い、I/O やメモリ制御は成熟ノードで安く作る。
この 適材適所のミックス が、コストと性能を両立させる答えになった。
12.4 2.5D 実装 と 3D 積層 ── 並べるか、積むか
複数のダイを束ねるとき、置き方は大きく 2 つある。
2.5D 実装: 複数のダイを 横に並べて、すぐ下の薄い中間層（後述のシリコンインターポーザ）で高密度に繋ぐ方式。GPU + HBM の組合せはこれ。
3D 積層: 複数のダイを 縦に積み上げる 方式。ダイを貫通する電極（次節の TSV）で繋ぐ。
「2.5D」という奇妙な名前は、純粋な 2D（平面に並べるだけ）より複雑で、3D（完全な縦積み）ほど深くはない、という中間的な位置を表している。
| 2.5D 実装 | 3D 積層 | |
|---|---|---|
| 配置 | 横並び | 縦積み |
| 中間層 | シリコンインターポーザ | なし（直接貼り合わせ） |
| 代表例 | GPU + HBM（CoWoS、EMIB） | HBM 内部の DRAM 積層、AMD 3D V-Cache |
| 主な目的 | 大容量 + 高帯域 | 同一面積で多層、極短距離配線 |
ここから 12.5〜12.8 で、2.5D と 3D を成立させる 4 つの主要技術 を順に定義していく。
TSV → シリコンインターポーザ → CoWoS / EMIB → Hybrid Bonding の順で、用語が積み上がっていく構成だ。
12.5 TSV ── シリコンを貫通する電極
最初の主役は TSV (Through-Silicon Via)。直訳すると 「シリコン貫通ビア」、つまり シリコンチップを表から裏まで貫く電極 のことだ。
普通のチップは、配線はすべて 表面側 に作る。TSV はそこから一歩進んで、ダイの裏面まで穴を掘り、銅を埋め、チップの表と裏を電気的に直結 する。
比喩で言えば、ふだんは 1 階の床面だけで配線していた建物に、フロア間をぶち抜く縦シャフトを通す ようなものだ。これで何が嬉しいか：
- 縦方向の信号配線が 劇的に短くなる（数百μm 規模 → ほぼゼロ）
- 同じ面積に 多層 を載せられる（3D 積層が成立する）
- HBM の内部で 8〜16 層の DRAM を縦に重ね、上から下まで高速で繋げる
製造はざっくり：
- レーザーまたは深掘りエッチングで 直径数〜数十μm の穴 を開ける
- 絶縁膜と銅シードを成膜
- 銅メッキで充填
- 表面平坦化（CMP）
- ウェハー裏面を数十μm まで薄く研磨して、穴の裏側を露出
これを量産レベルで作れるのは、現状 TSMC、Samsung、SK hynix など極めて限られた数社だけだ。
12.6 シリコンインターポーザ ── ダイ同士を繋ぐ「橋」
次の主役が シリコンインターポーザ (Silicon Interposer)。
文字通り「間に置く (interpose) もの」。複数のダイの すぐ下に敷く、配線専用の薄いシリコン板 だ。中には微細な配線と、上下を繋ぐための TSV が大量に通っている。
なぜわざわざシリコンを使うのか。普通のパッケージ基板（ガラスエポキシ製）では、
- 配線ピッチが粗すぎて（数十μm 以上）、最先端ダイの何千本もの端子を捌けない
- 線が長いと、HBM が必要とする TB/s 級の帯域が出ない
シリコンなら、前工程で慣れた 数μm ピッチの微細配線 をそのまま使える。ダイ同士を「極めて近く、極めて多くの線」で繋げる。
シリコンインターポーザの役割は、ダイ間の高速道路 だ。
複数のダイを置いて、すぐ下のシリコン板に何万本もの細い配線を敷き、TSV で表裏まで通す。
これがあるから、GPU と HBM は 数千ビット幅で同時通信 できる。
12.7 CoWoS と EMIB ── 第7章で見た HBM 接続の正体
ここで第 7 章で予告した「HBM が GPU の隣に並ぶ仕組み」の正体に踏み込む。
CoWoS (Chip on Wafer on Substrate) は TSMC が開発・量産する 2.5D パッケージング技術。名前の通り、「Chip（ダイ）を、Wafer（シリコンインターポーザ）の上に載せ、それを Substrate（パッケージ基板）の上に載せる」 という 3 段重ねの構造だ。
NVIDIA H100 / H200 / B100 / B200、AMD MI300 など、現代の AI GPU のほぼすべて が CoWoS で組まれている。
Intel の EMIB (Embedded Multi-die Interconnect Bridge) はやや別アプローチ。インターポーザ全体を 1 枚のシリコンにする代わりに、ダイとダイの繋ぎ目だけに小さなシリコンの橋 を埋め込む。コストを抑えつつ高密度接続を実現する設計だ。
| 方式 | 中間層の作り方 | 代表企業 |
|---|---|---|
| CoWoS | 大きな 1 枚のシリコンインターポーザ | TSMC |
| EMIB | 接続部だけ局所的にシリコン橋 | Intel |
2023〜2024 年の「NVIDIA GPU の出荷が CoWoS で律速」というニュースの正体：
GPU ダイ自体は TSMC 4N で十分に作れていた。HBM も SK hynix が増産できていた。
それでも GPU が足りない ── ボトルネックは TSMC の CoWoS の組立能力 だった。
AI 時代の半導体業界の本質的な制約は、もはやリソグラフィではなくパッケージング側に移っている。
12.8 Hybrid Bonding と 3D V-Cache ── ダイを直接貼り合わせる
最後の主役が Hybrid Bonding（ハイブリッドボンディング）。これは 3D 積層を一段先に進める技術だ。
従来の 3D 積層は、ダイの間に マイクロバンプ（直径数十μm のハンダ球）を並べて繋いでいた。Hybrid Bonding は、これを使わず 銅と酸化膜を直接接合する。
イメージとしては、磨き上げた 2 枚のウェハーを原子レベルで合わせて押し付け、銅同士が直接金属結合する ── 接着剤も介在物もない。これにより接続ピッチが 数μm 以下 にまで小さくなり、ダイ間配線の密度が桁違いに上がる。
応用例：
- AMD 3D V-Cache ── Ryzen X3D / EPYC X 系列で、CPU ダイの上に SRAM ダイを縦に積み、ゲームや HPC 用途で大きな性能ジャンプを実現
- TSMC SoIC (System on Integrated Chips) ── 異種ダイの 3D 積層プラットフォーム
- 将来: ロジックの上に DRAM を直接積む構想（メモリと CPU の物理距離をゼロに近づける）
3D V-Cache は、CoWoS のような「横並び 2.5D」とは別軸の 「縦積み 3D」 の代表例として覚えておくと、ニュースが整理しやすい。
12.9 InFO・FOWLP ── スマホの薄さを支える別系統
GPU 用の CoWoS とは別に、スマホ用 には別のパッケージ技術が普及している。ファンアウト Wafer Level Package (FOWLP) だ。
仕組みは、
- ダイサイズより少し大きな範囲に 配線を扇状に引き出す（fan-out）
- ガラスエポキシ基板を使わず、RDL (Re-Distribution Layer、再配線層) ── ダイ表面上に直接形成する薄い配線層 ── で外部端子まで接続
- 結果として 薄く・軽く なる
TSMC の InFO (Integrated Fan-Out) はこの方式の代表で、Apple A シリーズ / M シリーズの SoC に採用されている。iPhone の薄さの裏側には、この技術がある。
CoWoS が「性能のためにシリコン板まで使う」高級路線なら、InFO は「薄さとコスト効率」を狙ったモバイル路線。住み分けがある。
12.10 UCIe ── チップレット時代の共通言語
チップレットが普及すると、新しい問題が出てくる。ダイ同士の繋ぎ方が会社ごとにバラバラ だと、AMD のチップレットと Intel のチップレットを 1 個のパッケージに混ぜることができない。
ここに登場したのが UCIe (Universal Chiplet Interconnect Express)。2022 年に Intel・AMD・Arm・TSMC・Samsung などが共同で発表した、チップレット間の業界共通インターフェース規格 だ。
UCIe が普及すると、
- 異なるベンダーのチップレットを 1 つのパッケージに混載できる
- TSMC のロジックダイ + Samsung のメモリ + 別社の I/O、という組合せが理論上可能になる
- パッケージング自体が「チップレットの組み合わせ市場」になる
USB が周辺機器の共通端子になったのと同じ役割を、UCIe がチップレット間で果たそうとしている、と捉えると分かりやすい。
近年「ファウンドリの定義が変わりつつある」と感じる。
従来、ファウンドリ = 前工程の受託製造業者だった。いま TSMC は CoWoS や SoIC で後工程まで踏み込み、Samsung も Intel も同様に動く。
「最先端ロジック + 先端パッケージング」が一体のサービス として提供される時代だ。
主要プレイヤー（先端パッケージング）：
| 会社 | 強み |
|---|---|
| TSMC | CoWoS、InFO、SoIC ── 業界最先端、AI GPU 独占 |
| Intel | EMIB、Foveros、Foveros Direct ── 自社製品 + 受託 |
| Samsung | I-Cube ── HBM 接続向け |
| ASE / Amkor / JCET | 後工程専業（OSAT）の大手3社 |
12.11 この章の振り返り
- 単一チップの微細化は 歩留まり・レチクル・コスト・設計 の 4 方向で限界に近づき、進化の主戦場は後工程に移った
- チップレット = 機能ごとに小さなダイに分け、後で束ねる設計思想
- TSV (シリコン貫通電極) = ダイの表裏を電気的に貫く電極。3D 積層と HBM の根幹
- シリコンインターポーザ = 複数のダイのすぐ下に敷く、配線専用のシリコン板。ダイ間の「高速道路」
- CoWoS = TSMC の 2.5D 技術。GPU と HBM をインターポーザ上で隣接配置。AI GPU の標準パッケージ
- EMIB = Intel の局所ブリッジ方式。CoWoS と同じ問題への別解
- Hybrid Bonding = 銅と酸化膜の直接接合で接続ピッチを数μm 以下に。3D V-Cache の中核
- InFO / FOWLP = スマホ向け薄型パッケージ。RDL（再配線層） で外部端子まで繋ぐ
- UCIe = チップレット間の業界共通規格。異種ベンダー混載の道を拓く
この章で読めるようになるニュース
- 「TSMC、CoWoS の生産能力を 2025 年までに倍増」 → AI GPU 出荷のボトルネック解消が目的、と分かる
- 「Intel、Foveros Direct でロジック層に SRAM を 3D 積層」 → Hybrid Bonding を使った 3D 積層、と読み解ける
- 「AMD、Ryzen 9000X3D で 3D V-Cache を採用」 → ゲーム用 PC CPU に SRAM を縦積みする技術、と即理解できる
- 「UCIe コンソーシアム、加盟拡大」 → 業界共通のチップレット間インターコネクト規格、と認識できる
- 「NVIDIA 次世代 GPU、CoWoS-L で 2 ダイ構成」 → 拡大版インターポーザを使った 2 枚 GPU ダイ + HBM 構成、と読める
ここまでで 製造編 は完結。
ニュースで頻出する「2nm」「EUV」「チップレット」「CoWoS」「HBM」── これらの正体は、もう全部腑に落ちているはずだ。
次章からは本書のクライマックス、産業編 へ。
「設計と製造はなぜ分かれたのか」「ファウンドリーと OSAT は何が違うのか」「装置・素材という日本企業の主戦場」 ── 産業構造の問いに正面から答えていく。